タスク #60: 最後の段の論理ゲート - TSMC2503 SET回路設計 - 研究室の進捗管理

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タスク #60

未完了

タスク #50: SETパルス幅測定回路

タスク #57: Digital Combiner p-type

最後の段の論理ゲート

Arata Matsumoto さんが1年以上前に追加.

ステータス:

進行中

優先度:

通常

担当者:

-

開始日:

2024/12/05

期日:

2024/12/06 (約16ヶ月遅れ)

進捗率:

0%

予定工数:

追加担当者1:

追加担当者2:

追加担当者3:

追加担当者4:

説明

冗長化した論理ゲートを共通入力する際に生じる遅延の差をどうするか。

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