小林研究室発表論文一覧 (2009年4月より)

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目次

英文論文

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A Radiation-Hardened Non-Redundant Flip-Flop, Stacked Leveling Critical Charge Flip-Flop in a 65 nm Thin BOX FD-SOI Process,pdf[URL]J. Furuta, J. Yamaguchi, and K. KobayashiIEEE Trans. on Nuclear Science, vol.63, no. 4, pp. 2080-2086, 2016/08
Analysis of Soft Error Rates in 65- and 28-nm FD-SOI Processes Depending on BOX Region Thickness and Body Bias by Monte-Carlo Based Simulations,pdf[URL]K. Zhang, S. Umehara, J. Yamaguchi, J. Furuta, and K. KobayashiIEEE Trans. on Nuclear Science, vol.63, no. 4, pp. 2002-2009, 2016/08
Size Optimization Technique for Logic Circuits that Considers BTI and Process Variations,pdf[URL]M. Yabuuchi, and K. KobayashiIPSJ Transactions on System LSI Design Methodology, vol.9, pp. 72-78, 2016/08
A Perpetuum Mobile 32bit CPU on 65nm SOTB CMOS Technology with Reverse-Body-Bias Assisted Sleep Mode,pdf[URL]K. Ishibashi, N. Sugii, S. Kamohara, K. Usami, A. Hideharu, K. Kobayashi, and P. Cong-KhaIEICE Trans. on Electronics, vol.E98-C, no. 7, pp. 536-543, 2015/07
Impact of Cell Distance and Well-contact Density on Neutron-induced Multiple Cell Upsets,pdf[URL]J. Furuta, K. Kobayashi, and H. OnoderaIEICE Trans. on Electronics, vol.E98-C, no. 4, pp. 1745-1353, 2015/04
Initial and long-term frequency degradation of ring oscillators caused by plasma-induced damage in 65 nm bulk and fully depleted silicon-on-insulator processes ,pdf[URL]R. Kishida, A. Oshima, M. Yabuuchi, and K. KobayashiJapanese Journal of Applied Physics, vol.54, no. 4S, pp. 04DC19-1-5, 2015/03
Radiation hardness evaluations of 65nm fully depleted silicon on insulator and bulk processes by measuring single event transient pulse widths and single event upset rates,pdf[URL]J. Furuta, E. Sonezaki, and K. KobayashiJapanese Journal of Applied Physics, vol.54, no. 4S, pp. 04DC15-1-6, 2015/03
Correlations between BTI-Induced Degradations and Process Variations on ASICs and FPGAs,pdf[URL]M. Yabuuchi, R. Kishida, and K. KobayashiIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E97-A, no. 12, pp. 2367-2372, 2014/12
Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-Based Design and Its Irradiation Testing,pdf[URL]H. Kounoura, D. Dawood, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, O. Hiroyuki, T. Imagawa, K. Wakabayashi, M. Hashimoto, T. Onoye, and H. OnoderaIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E97-A, no. 12, pp. 2518-2529, 2014/12
EReLA: A Low-Power Reliable Coarse-Grained Reconfigurable Architecture Processor and Its Irradiation Tests ,pdf[URL]J. Yao, M. Saito, S. Okada, K. Kobayashi, and Y. NakashimaIEEE Trans. on Nuclear Science, vol.61, no. 6, pp. 3250-3257, 2014/12
Dependence of Cell Distance and Well-Contact Density on MCU Rates by Device Simulations and Neutron Experiments in a 65-nm Bulk Process ,pdfK. Zhang, J. Furuta, K. Kobayashi, and H. OnoderaIEEE Trans. on Nuclear Science, vol.61, no. 4, pp. 1583-1589, 2014/08
A Low-Power and Area-Efficient Radiation-Hard Redundant Flip-Flop, DICE ACFF, in a 65 nm Thin-BOX FD-SOI ,pdfK. Kobayashi, K. Kubota, M. Masuda, Y. Manzawa, J. Furuta, S. Kanda, and H. OnoderaIEEE Trans. on Nuclear Science, vol.61, no. 4, pp. 1881-1888, 2014/08
A 65 nm Low-Power Adaptive-Coupling Redundant Flip-Flop,pdf[URL]M. Masuda, K. Kubota, R. Yamamoto, J. Furuta, K. Kobayashi, and H. OnoderaIEEE Trans. on Nuclear Science, vol.60, no. 4, pp. 2750 - 2755 , 2013/08
A Radiation-Hard Redundant Flip-Flop to Suppress Multiple Cell Upset by Utilizing the Parasitic Bipolar Effect,pdf[URL]K. Zhang, J. Furuta, R. Yamamoto, K. Kobayashi, and H. OnoderaIEICE Trans. on Electronics, vol.E96-C, no. 2, pp. 511-517, 2013/04
Impact of Body-Biasing Technique on Random Telegraph Noise Induced Delay Fluctuation,pdf[URL]T. Matsumoto, K. Kobayashi, and H. OnoderaJapanese Journal of Applied Physics, vol.52, pp. 04CE05, 2013/03
Effects of Neutron-Induced Well Potential Perturbation for Multiple Cell Upset of Flip-Flops in 65 nm,pdf[URL]J. Furuta, R. Yamamoto, K. Kobayashi, and H. OnoderaIEEE Trans. on Nuclear Science, vol.60, no. 1, pp. 213-218, 2013/01
Higher-Order Effect of Source-Drain Series Resistance on Saturation Drain Current in Sub-20nm Metal-Oxide-Semiconductor Field-Effect Transistors,pdf[URL]J. Yoon, A. Hiroki, and K. KobayashiJapanese Journal of Applied Physics, vol.51, pp. 111101-1-111101-5, 2012/12
DARA: A Low-Cost Reliable Architecture Based on Unhardened Devices and Its Case Study of Radiation Stress Test ,pdf[URL]J. Yao, S. Okada, M. Masuda, K. Kobayashi, and Y. NakashimaIEEE Trans. on Nuclear Science, vol.59, no. 6, pp. 2852 - 2858 , 2012/12
NBTI-Induced Delay Degradation Analysis of FPGA Routing Structures ,pdf[URL]M. Yabuuchi, and K. KobayashiIPSJ Transactions on System LSI Design Methodology, vol.5, pp. 143-149, 2012/08
Variation-Sensitive Monitor Circuits for Estimation of Global Process Parameter Variation,pdf[URL]I. A.K.M Mahfuzul, A. Tsuchiya, K. Kobayashi, and H. OnoderaIEEE Transacition on Semiconductor Manufacturing, vol.25, no. 4, pp. 571-580, 2012/05
Multicore Large-Scale Integration Lifetime Extension by Negative Bias Temperature Instability Recovery-Based Self-Healing,pdf[URL]T. Matsumoto, H. Makino, K. Kobayashi, and H. OnoderaJapanese Journal of Applied Physics, vol.51, no. 4, 2012/04
An Area-efficient 65 nm Radiation-Hard Dual-Modular Flip-Flop to Avoid Multiple Cell Upsets,pdf[URL]R. Yamamoto, C. Hamanaka, J. Furuta, K. Kobayashi, and H. OnoderaIEEE Trans. on Nuclear Science, vol.58, no. 6, pp. 3053 - 3059, 2011/12
Variation-Tolerance of a 65-nm Error-Hardened Dual-Modular-Redundancy Flip-Flop Measured by Shift-Register-Based Monitor Structures,pdf[URL]C. Hamanaka, R. Yamamoto, J. Furuta, K. Kubota, K. Kobayashi, and H. OnoderaIEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E94-A, no. 12, pp. 2669-2675, 2011/12
A 65 nm Complementary Metal-Oxide-Semiconductor 400 ns Measurement Delay Negative-Bias-Temperature-Instability Recovery Sensor with Minimum Assist Circuit,pdf[URL]T. Matsumoto, H. Makino, K. Kobayashi, and H. OnoderaJapanese Journal of Applied Physics, vol.50, no. 4, pp. 04DE06, 2011/04
An Area/Delay Efficient Dual-Modular Flip-Flop with Higher SEU/SET Immunity,pdf[URL]J. Furuta, K. Kobayashi, and H. OnoderaIEICE Trans. on Electronics, vol.E93-C, no. 2, pp. 340-346, 2010/03
Effect of Regularity-Enhanced Layout on Variability and Circuit Performance of Standard Cells,pdf[URL]H. Sunagawa, H. Terada, A. Tsuchiya, K. Kobayashi, and H. OnoderaIPSJ Transactions on System LSI Design Methodology, vol.3, pp. 130-139, 2010/02

国際会議/国内会議(招待講演)

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Highly-reliable Integrated Circuits for Ground and Space ApplicationsK. KobayashiInternational Conference on ASIC, 2017/10(to be appeared), Guiyang, China
Defect-Oriented Degradations in Recent VLSIs: Random Telegraph Noise, Bias Temperature Instability and Total Ionizing Dose,pdfK. KobayashiInternational Workshop on Radiation Effects on Semiconductor Devices for Space Applications, pp. 110-113, 2015/11, Kiryu, Gunma, Japan
Impact of Random Telegraph Noise on CMOS Logic Circuit Reliability,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaCustom Integrated Circuit Conference, pp. 14-4, 2014/09, San Jose, CA, USA
Ultralow-Voltage Design and Technology of Silicon-on-Thin-Buried-Oxide (SOTB) CMOS for Highly Energy Efficient Electronics in IoT Era,pdfS. Kamohara, N. Sugii, Y. Yoshiki , H. Makiyama, T. Yamashita, T. Hasegawa, S. Okanishi, H. Yanagita, M. Kadoshima, K. Maekawa, M. Hiroshi, Y. Yamagata, H. Oda, Y. Yamaguchi, K. Ishibashi, A. Hideharu, K. Usami, K. Kobayashi, T. Mizutani, and T. HiramotoVLSI Technology Symposium, 2014/06, Honolulu, Hawaii
タイトル著者会議/出版物名
地上・宇宙向け高信頼集積回路とその実応用に向けた取り組み[URL]小林和淑, 古田潤日本学術振興会158委員会, 2016/12, 大津市
集積回路におけるソフトエラーの対策,pdf古田潤電気関係学会関西連合大会, pp. 304-305, 2016/11, 大阪
集積回路におけるソフトエラーの評価と対策,pdf[URL]古田潤電子情報通信学会技術報告(集積回路設計), ICD2015-87, pp. 87-92, 2015/12, 京都
「招待講演」 集積回路の信頼性,pdf[URL]小林和淑電子情報通信学会技術報告(リコンフィギャラブルシステム), vol.115, no. RECONF2015-13, pp. 71, 2015/06, 京都
回路シミュレータを用いた集積回路のばらつきと信頼性の評価,pdf小林和淑電子情報通信学会総合大会, AT-1-3, pp. SS13-17, 2015/03, 草津市
集積回路の信頼性 〜 ソフトエラーとは 〜,pdf[URL]小林和淑電子情報通信学会技術報告(集積回路設計), ICD2013-134, pp. 81, 2014/01, 京都
Impact of Random Telegraph Noise on CMOS Logic Delay Uncertainty under Low Voltage Operation松本高士, 小林和淑, 小野寺秀俊関西コロキアム電子デバイスワークショップ, 2013/10, 大阪
ランダム・テレグラフ・ノイズが低電圧CMOS論理回路の遅延ゆらぎに及ぼす影響,pdf松本高士, 小林和淑, 小野寺秀俊応用物理学会 シリコンテクノロジー分科会, 154, pp. 27-30, 2013/01, 東京
微細化によるLSIの信頼性の悪化とその回路/アーキテクチャレベルでの解決法 -ソフトエラーによる一時故障とBTIによる経年劣化を中心に-小林和淑三菱電機技術講演会, 2012/11, 大船
微細化によるLSIの信頼性諸問題とその解決策,pdf[URL]小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD-71, pp. 25-30, 2012/05, 北九州市
微細化によるLSIの信頼性諸問題とその解決策小林和淑広島大学先端物質科学研究科半導体集積科学専攻講演会, 2011/11, 東広島市
微細化FPGAの信頼性諸問題小林和淑関西FPGAカンファレンス, 2011/10, 大阪市
システムLSI設計の今後 〜22nm時代に向けて〜 [URL]小林和淑EDS Fair, 2011/01, 横浜

国際会議(査読あり)

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Analysis of Neutron-induced Soft Error Rates on 28nm FD-SOI and 22nm FinFET Latches by the PHITS-TCAD Simulation System,pdfJ. Furuta, S. Umehara, and K. Kobayashi International Conference on Simulation of Semiconductor Processes and Devices , pp. 185-188, 2017/09, Kamakura, Japan
MHz-Switching-Speed Current-Source Gate Driver for SiC Power MOSFETs,pdf[URL]S. Inamori, J. Furuta, and K. KobayashiEuropean Conference on Power Electronics and Applications, pp. DS1a.2.1-2.7, 2017/09, Warsaw, Poland
Design of RCD Snubber Considering Wiring Inductance for MHz-Switching of SiC-MOSFET,pdf[URL]Y. Yamashita, J. Furuta, S. Inamori, and K. KobayashiIEEE Workshop on Control and Modeling for Power Electronics, O10-2, 2017/07, Stanford, CA, USA
Circuit-level Simulation Methodology for Random Telegraph Noise by Using Verilog-AMS,pdfT. Komawaki, M. Yabuuchi, R. Kishida, J. Furuta, T. Matsumoto, and K. KobayashiInternational Conference on IC Design and Technology, I2, pp. I2.01-04, 2017/05, Austin, TX
A Flip-Flop with High Soft-error Tolerance and Small Power and Delay Overheads,pdfK. Yamada, H. Maruoka, J. Furuta, and K. KobayashiSymposium on Low-Power and High-Speed Chips (COOL Chips), poster-1, 2017/04, Yokohama, Japan
Influence of Layout Structures to Soft Errors Caused by Higher-energy Particles on 28/65 nm FDSOI Flip-Flops,pdf[URL]M. Hifumi, H. Maruoka, S. Umehara, K. Yamada, J. Furuta, and K. KobayashiIEEE International Reliability Physics Symposium, pp. SE5.1-SE5.4, 2017/04, Monterey, CA, USA
A 16 nm FinFET Radiation-hardened Flip-Flop, Bistable Cross-coupled Dual-Modular-Redundancy FF for Terrestrial and Outer-Space Highly-reliable Systems,pdf[URL]K. Kobayashi, J. Furuta, H. Maruoka, M. Hifumi, S. Kumashiro, T. Kato, and S. KohriIEEE International Reliability Physics Symposium, pp. SE2.1-SE2.3, 2017/04, Monterey, CA, USA
Circuit Analysis and Defect Characteristics Estimation Methods Using Bimodal Defect-Centric Random Telegraph Noise Model,pdf[URL]M. Yabuuchi, A. Oshima, T. Komawaki, R. Kishida, J. Furuta, K. Kobayashi, P. Weckx, B. Kaczer, T. Matsumoto, and H. OnoderaInternational Workshop on Timing Issues in the Specification and Synthesis of Digital Systems, pp. 47-52, 2017/03, Monterey, CA
Degradation Caused by Negative Bias Temperature Instability Depending on Body Bias on NMOS or PMOS in 65 nm Bulk and Thin-BOX FDSOI Processes,pdfR. Kishida, and K. KobayashiElectron Devices Technology and Manufacturing, pp. 122-123, 2017/03, Toyama, Japan
The Impact of RTN-Induced Temporal Performance Fluctuation Against Static Performance Variation,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaElectron Devices Technology and Manufacturing, pp. 31-32, 2017/03
A Low Surge Voltage and Fast Speed Gate Driver for SiC MOSFET with Switched Capacitor Circuit,pdf[URL]M. Fei, J. Furuta, and K. Kobayashi Workshop on Wide Bandgap Power Devices and Applications, pp. 282-285, 2016/11, Arkansas, USA
Correlations between Plasma Induced Damage and Negative Bias Temperature Instability in 65 nm Bulk and Thin-BOX FDSOI Processes,pdfR. Kishida, and K. KobayashiSOI-3D-Subthreshold Microelectronics Technology Unified Conference, pp. 25-27, 2016/10, Burlingame, CA, USA
A Radiation-hard Layout Structure to Control Back-Gate Biases in a 65 nm Thin-BOX FDSOI Process,pdfJ. Yamaguchi, J. Furuta, and K. KobayashiSOI-3D-Subthreshold Microelectronics Technology Unified Conference, pp. 28-30, 2016/10, Burlingame, CA, USA
Negative Bias Temperature Instability by Body Bias on Ring Oscillators in Thin BOX Fully-Depleted Silicon on Insulator Process,pdfR. Kishida, and K. KobayashiInternational Conference on Solid State Devices and Materials, pp. 711-712, 2016/09, Tsukuba, Japan
A Non-Redundant Low-Power Flip Flop with Stacked Transistors in a 65 nm Thin BOX FDSOI Process,pdfH. Maruoka, M. Hifumi, J. Furuta, and K. KobayashiThe conference on Radiation and its Effects on Components and Systems, 2016/09, Bremen, Germany
Physical-Based RTN Modeling of Ring Oscillators in 40-nm SiON and 28-nm HKMG by Bimodal Defect-Centric Behaviors,pdfA. Oshima, T. Komawaki, K. Kobayashi, R. Kishida, P. Weckx, B. Kaczer, T. Matsumoto, and H. Onodera International Conference on Simulation of Semiconductor Processes and Devices , pp. 327-330, 2016/09, Nurunberg, Germany
Soft Error Tolerance of Redundant Flip-Flops by Heavy-Ion Beam Tests in 65 nm bulk and FDSOI ProcessesE. Sonezaki, M. Hifumi, J. Furuta, and K. KobayashiIEEE Nuclear and Space Radiation Effects Conference, 2016/07, Portland, USA
Correlations between Radiation Hardness and Variation of FFs Depending on Layout Structures in a 28 nm Thin BOX FD-SOI Process by Alpha Particle Irradiation,pdfH. Maruoka, M. Hifumi, S. Kanda, J. Furuta, and K. KobayashiSilicon Errors in Logic - System Effects, 2016/03, Austion, TX
Analysis of Terrestrial Single Event Upsets by Body Biases in a 28 nm UTBB Process by a PHITS-TCAD Simulation System,pdfS. Umehara, K. Zhang, S. Kanda, M. Hifumi, J. Furuta, and K. KobayashiInternational Workshop on Radiation Effects on Semiconductor Devices for Space Applications, pp. 53-56, 2015/11, Kiryu, Gunma, Japan
Radiation Hardness Evaluations of FFs on 28nm and 65nm Thin BOX FD-SOI Processes by Heavy-Ion Irradiation,pdfM. Hifumi, E. Sonezaki, J. Furuta, and K. KobayashiInternational Workshop on Radiation Effects on Semiconductor Devices for Space Applications, pp. 93-96, 2015/11, Kiryu, Gunma, Japan
Estimation of Soft Error Tolerance according to the Thickness of Buried Oxide and Body Bias 28-nm and 65-nm in FD-SOI Processes by a Monte-Carlo Simulation,pdfK. Zhang, J. Yamaguchi, S. Kanda, J. Furuta, and K. KobayashiInternational Conference on Solid State Devices and Materials, pp. 1026-1027, 2015/09, Sapporo, Japan
Anasysis of BOX Layer Thickness on SERs of 65 and 28nm FD-SOI Processes by a Monte-Carlo Based Simulation Tool,pdfK. Zhang, S. Kanda, J. Yamaguchi, J. Furuta, and K. KobayashiThe conference on Radiation and its Effects on Components and Systems, 2015/09, Moscow, Russia
A Radiation-Hardened Non-redundant Flip-Flop, Stacked Leveling Critical Charge Flip-Flop in a 65 nm Thin BOX FD-SOI Process,pdfJ. Yamaguchi, J. Furuta, and K. KobayashiThe conference on Radiation and its Effects on Components and Systems, 2015/09, Moscow, Russia
Analysis of the Soft Error Rates on 65-nm SOTB and 28-nm UTBB FD-SOI Structures by a PHITS- TCAD Based Simulation Tool,pdfK. Zhang, S. Kanda, J. Yamaguchi, J. Furuta, and K. Kobayashi International Conference on Simulation of Semiconductor Processes and Devices , 2015/09, Washington DC, USA
Impact of Random Telegraph Noise on Ring Oscillators Evaluated by Circuit-level Simulations,pdfA. Oshima, P. Weckx, B. Kaczer, K. Kobayashi, and T. MatsumotoInternational Conference on IC Design and Technology, 2015/06, Leuven, Bergium
Negative Bias Temperature Instability Caused by Plasma Induced Damage in 65 nm Bulk and Silicon On Thin BOX (SOTB) Processes,pdf[URL]R. Kishida, A. Oshima, and K. KobayashiIEEE International Reliability Physics Symposium, pp. CA.2.1-CA.2.5, 2015/04, Monterey, CA, USA
Analysis of Soft Error Rates by Supply Voltage in 65-nm SOTB and 28-nm UTBB Structures by a PHITS-TCAD Simulation System,,pdf[URL]K. Zhang, S. Kanda, J. Yamaguchi, J. Furuta, and K. KobayashiSilicon Errors in Logic - System Effects, 2015/03, Austin, TX, USA
Analysis of the Distance Dependent Multiple Cell Upset Rates on 65-nm Redundant Latches by a PHITS-TCAD Simulation System,pdfK. Zhang, J. Furuta, and K. KobayashiWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 89-93, 2015/03, Jiaosi, Yilan, Taiwan
Reliability-Configurable Mixed-Grained Reconfigurable Array Compatible with High-Level Synthesis,pdf[URL]M. Hashimoto, D. Dawood, H. Kounoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, O. Hiroyuki, T. Imagawa, K. Wakabayashi, T. Onoye, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 14 - 15, 2015/01, Chiba, Japan
Initial Frequency Degradation and Variation on Ring Oscillators from Plasma Induced Damage in Fully-Depleted Silicon on Insulator Process,pdf[URL]R. Kishida, A. Oshima, M. Yabuuchi, and K. KobayashiIEEE/ACM Workshop on Variability Modeling and Characterization, 2014/11, San Jose, CA, USA
Initial and Long-Term Frequency Degradation on Ring Oscillators from Plasma Induced Damage in 65 nm Bulk and Silicon On Thin BOX processes,pdfR. Kishida, A. Oshima, M. Yabuuchi, and K. KobayashiInternational Conference on Solid State Devices and Materials, pp. 52-53, 2014/09, Tsukuba, Japan
Radiation Hardness Evaluations of 65 nm FD-SOI and Bulk processes by Measuring SET Pulse Widths and SEU Rates,pdfE. Sonezaki, J. Furuta, and K. KobayashiInternational Conference on Solid State Devices and Materials, pp. 840-841, 2014/09, Tsukuba, Japan
Correlation between BTI-Induced Degradations and Process Variations by Measuring Frequency of ROs ,pdfM. Yabuuchi, R. Kishida, and K. KobayashiInternational Meeting for Future of Electron Devices, Kansai, pp. 128-131, 2014/06, Kyoto, Japan
Impact of Body Bias on Soft Error Tolerance of Bulk and Silicon on Thin BOX Structure in 65-nm Process,pdfK. Zhang, Y. Manzawa, and K. KobayashiIEEE International Reliability Physics Symposium, pp. SE2.1-SE2.4, 2014/06, Waicoloa, Hawaii
A Perpetuum Mobile 32bit CPU with 13.4pJ/cycle, 0.14μA Sleep Current using Reverse Body Bias Assisted 65nm SOTB CMOS Technology,pdfK. Ishibashi, N. Sugii, K. Usami, A. Hideharu, K. Kobayashi, P. Cong-Kha, H. Makiyama, Y. Yoshiki , H. Shinohara, T. Iwamatsu, Y. Yamaguchi, H. Oda, T. Hasegawa, S. Okanishi, H. Yanagita, S. Kamohara, M. Kadoshima, K. Maekawa, T. Yamashita, D. Le, T. Yomogita, M. Kudo, K. Kitamori, S. Kondo, and Y. ManzawaSymposium on Low-Power and High-Speed Chips (COOL Chips), 2014/04, Yokohama, Japan
Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-Based Design and Its Irradiation Testing,pdfD. Dawood, H. Kounoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, Y. Mitsuyama, T. Imagawa, S. Noda, K. Wakabayashi, M. Hashimoto, T. Onoye, and H. OnoderaIEEE Asian Solid-State Circuits Conference, pp. 313-316, 2013/11, Singapore
Radiation-Hard Layout Structures on Bulk and SOI Process by Device-Level Simulations,pdfK. Zhang, and K. KobayashiWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 275-279, 2013/10, Sapporo, Japan
Impact of Drive Strength and Well-Contact Density on Heavy-Ion-Induced Single Event Transient,pdfJ. Furuta, M. Masuda, K. Takeuchi, K. Kobayashi, and H. OnoderaWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 165-169, 2013/10, Sapporo, Japan
A Low-Power and Area-Efficient Radiation-Hard Redundant Flip-Flop, DICE ACFF, in a 65 nm Thin-BOX FD-SOI,pdf[URL]K. Kubota, M. Masuda, J. Furuta, Y. Manzawa, S. Kanda, K. Kobayashi, and H. OnoderaThe conference on Radiation and its Effects on Components and Systems, PC-2, 2013/09, Oxford, UK
Dependence of Cell Distance and Well-contact Density of MCU Rates by Device Simulations and Neutron Experiments in a 65-nm Bulk Process,pdfK. Zhang, J. Furuta, K. Kobayashi, and H. OnoderaThe conference on Radiation and its Effects on Components and Systems, 2013/09, Oxford, UK
Impact of Cell Distance and Well-contact Density on Neutron-induced Multiple Cell Upsets,pdfJ. Furuta, K. Kobayashi, and H. OnoderaIEEE International Reliability Physics Symposium, pp. 6C.3.1-6C.3.4, 2013/04, Monterey, CA, USA
Contributions of Charge Sharing and Bipolar Effects to Cause or Suppress MCUs on Redundant Latches,pdfK. Zhang, and K. KobayashiIEEE International Reliability Physics Symposium, pp. SE.5.1-SE.5.4, 2013/04, Monterey, CA, USA
Impact of Random Telegraph Noise on CMOS Logic Delay Uncertainty,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaInternational Workshop on Timing Issues in the Specification and Synthesis of Digital Systems, 2013/03, Lake Tahoe, NV, USA
Impact of Cell Distance and Well Contact Density on Neutron-Induced Multiple Cell Upsets,pdf[URL]J. Furuta, K. Kobayashi, and H. OnoderaSilicon Errors in Logic - System Effects, 2013/03, Stanford, CA, USA
A Low-Power and Area-Efficient Radiation-Hard Redundant Flip-Flop: DICE ACFF ,pdf[URL]K. Kubota, M. Masuda, and K. KobayashiSilicon Errors in Logic - System Effects, 2013/03
Measurement Results of Substrate Bias Dependency on Negative Bias Temperature Instability Degradation in a 65 nm Process,pdf[URL]S. Tanihiro, M. Yabuuchi, and K. KobayashiComponents, Packaging, and Manufacturing Technology Symposium Japan, pp. 289-292, 2012/12, Kyoto, Japan
Impact of Random Telegraph Noise on CMOS Logic Delay Uncertainty under Low Voltage Operation,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaInternational Electron Device Meeting, pp. 25.6.1-25.6.4, 2012/12, San Francisco, USA
Measurement of Distance-dependent Multiple Upsets of Flip-Flops in 65nm CMOS Process,pdf[URL]J. Furuta, K. Kobayashi, and H. OnoderaInternational Workshop on Radiation Effects on Semiconductor Devices for Space Applications, pp. 154-156, 2012/12, Tsukuba, Japan
Impact of Body-Biasing Technique on RTN-induced CMOS Logic Delay Uncertainty,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaIEEE/ACM Workshop on Variability Modeling and Characterization, 2012/11, San Jose, CA
A 65 nm Low-Power Adaptive-Coupling Redundant Flip- Flops,pdfM. Masuda, K. Kubota, R. Yamamoto, J. Furuta, K. Kobayashi, and H. OnoderaThe conference on Radiation and its Effects on Components and Systems, pp. I-1.1-5, 2012/09, Biarritz, France
Impact of Body-Biasing Technique on RTN-induced Delay Fluctuation,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaInternational Conference on Solid State Devices and Materials, pp. 1130-1131, 2012/09, Kyoto, Japan
Impact on Delay due to Random Telegraph Noise Under Low Voltage Operation in Logic Circuits,pdfS. Nishimura, T. Matsumoto, K. Kobayashi, and H. OnoderaInternational Conference on Solid State Devices and Materials, pp. 170-171, 2012/09, Kyoto, Japan
Effects of Neutron-Induced Well Potential Perturbation for Multiple Cell Upset of Flip-Flops in 65 nmJ. Furuta, R. Yamamoto, K. Kobayashi, and H. OnoderaIEEE Nuclear and Space Radiation Effects Conference, 2012/07, Miami, FL, USA
DARA: A Low-Cost Reliable Architecture Based on Unhardened Devices and its Case Study of Radiation Stress TestJ. Yao, Y. Nakashima, S. Okada, and K. KobayashiIEEE Nuclear and Space Radiation Effects Conference, 2012/07, Miami, FL, USA
Circuit Characteristic Analysis Considering NBTI and PBTI-Induced Delay Degradation,pdfM. Yabuuchi, and K. KobayashiInternational Meeting for Future of Electron Devices, Kansai, pp. 70-71, 2012/05, Osaka, Japan
Structure Dependence of Reduced Saturation Current Influenced by Source and Drain Resistances for 17 nm MOSFETs,pdfJ. Yoon, A. Hiroki, and K. KobayashiInternational Meeting for Future of Electron Devices, Kansai, pp. 92-93, 2012/05, Osaka, Japan
Parasitic Bipolar Effects on Soft Errors to Prevent Simultaneous Flips of Redundant Flip-Flops,pdfK. Zhang, R. Yamamoto, J. Furuta, K. Kobayashi, and H. OnoderaIEEE International Reliability Physics Symposium, pp. 5B.2.1-5B.2.4, 2012/04, Anaheim, CA
Evaluation of Parasitic Bipolar Effects on Neutron- Induced SET Rates for Logic Gates,pdfJ. Furuta, R. Yamamoto, K. Kobayashi, and H. OnoderaIEEE International Reliability Physics Symposium, pp. SE.5.1-SE5.5, 2012/04, Anaheim, CA
Degradation of Oscillation Frequency of Ring Oscillators Placed on a 90 nm FPGA,pdfS. Ishii, and K. KobayashiWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 217 - 221, 2012/03, Beppu, Japan
Device-level Simulations of Parasitic Bipolar Mechanism on Preventing MCUs of Redundant Filp-Flops,pdfK. Zhang, R. Yamamoto, and K. KobayashiWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 330 - 333, 2012/03, Beppu, Japan
Correlations between Well Potential and SEUs Measured by Well-Potential Perturbation Detectors in 65nm,pdfJ. Furuta, R. Yamamoto, K. Kobayashi, and H. OnoderaIEEE Asian Solid-State Circuits Conference, pp. 209-212, 2011/11, Jeju, Korea
Impact of RTN and NBTI on Synchronous Circuit Reliability,pdfT. Matsumoto, K. Kobayashi, and H. OnoderaIEEE/ACM Workshop on Variability Modeling and Characterization, 2011/11, San Jose, CA, USA
Multi-core LSI Lifetime Extension by NBTI-Recovery-based Self-healing,pdfT. Matsumoto, H. Makino, K. Kobayashi, and H. OnoderaInternational Conference on Solid State Devices and Materials, G-3-1, pp. 1045-1046, 2011/09, Nagoya, Japan
An Area-efficient 65 nm Radiation-Hard Dual-Modular Flip-Flop to Avoid Multiple Cell UpsetsR. Yamamoto, C. Hamanaka, J. Furuta, K. Kobayashi, and H. OnoderaIEEE Nuclear and Space Radiation Effects Conference, 2011/07, Las Vegas, NV, USA
An estimation of saturation current influenced by source and drain resistances for sub-20nm MOSFETs ,pdf[URL]J. Yoon, A. Hiroki, T. Sano, and K. KobayashiInternational Meeting for Future of Electron Devices, Kansai, pp. 56-57, 2011/05, Osaka, Japan
The Impact of RTN on Performance Fluctuation in CMOS Logic Circuits,pdf[URL]K. Ito, T. Matsumoto, S. Nishizawa, H. Sunagawa, K. Kobayashi, and H. OnoderaIEEE International Reliability Physics Symposium, pp. CR.5.1-CR.5.4, 2011/04, Monterey, CA, USA
Measurement of Neutron-induced SET Pulse Width Using Propagation-induced Pulse Shrinking,pdf[URL]J. Furuta, C. Hamanaka, K. Kobayashi, and H. OnoderaIEEE International Reliability Physics Symposium, pp. 5B.2.1-5B.2.5, 2011/04, Monterey, CA, USA
Variation-sensitive Monitor Circuits for Estimation of Die-to-Die Process Variation,pdf[URL]I. A.K.M Mahfuzul, A. Tsuchiya, K. Kobayashi, and H. OnoderaInternational Conference on Microelectronic Test Structure, pp. 153-157, 2011/04, Amsterdam, Germany
Modeling of Random Telegraph Noise under Circuit Operation - Simulation and Measurement of RTN-induced delay fluctuation,pdf[URL]K. Ito, T. Matsumoto, S. Nishizawa, H. Sunagawa, K. Kobayashi, and H. OnoderaInternational Symposium on Quality Electronic Design, pp. 22-27, 2011/03, Santa Clala, CA, USA
A 65nm Flip-Flop Array to Measure Soft Error Resiliency against High-Energy Neutron and Alpha Particles,pdf[URL]J. Furuta, C. Hamanaka, K. Kobayashi, and H. OnoderaAsia and South Pacific Design Automation Conference, pp. 83-84, 2011/01, Yokohama, Japan
Minimal Roll-Back Based Recovery Scheme for Fault Toleration in Pipeline Processors,pdf[URL]J. Yao, R. Watanabe, T. Nakada, H. Shimada, Y. Nakashima, and K. KobayashiPacific Rim International Symposium on Dependable Computing, pp. 237-238, 2010/12, Tokyo, Japan
Evaluation of FPGA design guardband caused by inhomogeneous NBTI degradation considering process variations,pdf[URL]M. Yabuuchi, and K. KobayashiInternational Conference on Field Programmable Technologies, pp. 417-420, 2010/12, Beijing, China
Circuit Performance Degradation on FPGAs Considering NBTI and Process Variations,pdfM. Yabuuchi, and K. KobayashiWorkshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 126-129, 2010/10, Taipei, Taiwan
A 65nm CMOS 400ns Measurement Delay NBTI-Recovery Sensor by Minimum Assist Circuit,pdfT. Matsumoto, H. Makino, K. Kobayashi, and H. OnoderaInternational Conference on Solid State Devices and Materials, G-3-4, 2010/09, Tokyo, Japan
A 65nm Bistable Cross-coupled Dual Modular Redundancy Flip-Flop Capable of Protecting Soft Errors on the C-element,pdf[URL]J. Furuta, C. Hamanaka, K. Kobayashi, and H. OnoderaVLSI Circuit Symposium, pp. 123-124, 2010/06, Honolulu, Hawaii, USA
Variability Characterization Using an RO-array Test Structure,pdfS. Nishizawa, K. Kobayashi, and H. OnoderaIEEE International Workshop on Design for Manufacturability & Yield, pp. 7-10, 2010/06, Anaheim, CA
Implementation and Evaluation of a Superscalar Processor Based on Dynamic Adaptive Redundant Architecture,pdfR. Watanabe, J. Yao, H. Shimada, and K. KobayashiSymposium on Low-Power and High-Speed Chips (COOL Chips), pp. 195, 2010/04, Yokohama, Japan
Measurement Results of Multiple Cell Upsets on a 65nm Tapless Flip-Flop Array,pdfJ. Furuta, K. Kobayashi, and H. OnoderaSilicon Errors in Logic - System Effects, 2010/03, Stanford, USA
Process-sensitive Monitor Circuits for Estimation of Die-to-Die Process Variability,pdfI. A.K.M Mahfuzul, A. Tsuchiya, K. Kobayashi, and H. OnoderaInternational Workshop on Timing Issues in the Specification and Synthesis of Digital Systems, 2010/03, San Francisco, USA
A Stage-Level Recovery Scheme in Scalable Pipeline Modules for High Dependability,pdfJ. Yao, H. Shimada, and K. KobayashiInternational Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 2009/05, Hawaii

国際会議(査読なし)

titleauthortaken
Modeling of Random Telegraph Noise under Circuit Operation -Simulation and Measurement of RTN-Induced Delay FluctuationK. Ito, T. Matsumoto, S. Nishizawa, H. Sunagawa, K. Kobayashi, and H. OnoderaIEEE/ACM Workshop on Variability Modeling and Characterization, 2010/11, San Jose, CA, USA

雑誌記事

タイトル著者会議/出版物名
半導体の耐性試験 -加速器によるシングルイベント耐性の実測評価,pdf[URL]小林和淑日本加速器学会誌「加速器」, vol.13, no. 4, pp. 245-252, 2017/01
ディジタル設計支援 -大学生がチップ設計・動作検証可能な環境の構築と提供,pdf[URL]小林和淑電子情報通信学会誌, vol.99, no. 9, pp. 891-894, 2016/09
ソフトエラー耐性の高いフリップフロップ,pdf小林和淑, 増田政基, 山本亮輔, 古田潤, 小野寺秀俊日本信頼性学会誌「信頼性」, vol.35, no. 8, pp. 429, 2014/02

国内会議(査読あり)

タイトル著者会議/出版物名
電流スターブ型発振器を用いた周波数変動の しきい値電圧変換手法岸田亮, 古田潤, 小林和淑DAシンポジウム, 2017/09, 加賀市
PMOSパストランジスタを用いた非多重化耐ソフトエラーFFの提案及び評価山田晃大, 丸岡晴喜, 古田潤, 小林和淑DAシンポジウム, 2017/09, 加賀市
Verilog-A を用いたランダムテレグラフノイズ発生用モジュールを 適用したリングオシレータ回路における過渡解析,pdf駒脇拓弥, 籔内美智太郎, 岸田亮, 古田潤, 小林和淑回路とシステムワークショップ, pp. 226-231, 2017/06, 北九州市
アナログ回路に応用可能な RTNシミュレーション手法の検討,pdf駒脇拓弥, 籔内美智太郎, 岸田亮, 小林和淑DAシンポジウム, pp. 181-186, 2016/09, 加賀温泉
NBTIによる経年劣化の基板バイアス依存性測定と評価,pdf岸田亮, 小林和淑DAシンポジウム, pp. 50-55, 2016/09, 加賀温泉
65nm FDSOIプロセスにおけるランダムテレグラフノイズの測定と評価,pdf駒脇拓弥, 大島梓, 岸田亮, 小林和淑回路とシステムワークショップ, pp. 42-47, 2016/05, 北九州
13.56MHzスイッチング動作に向けたSiC MOSFETとJFETの動特性の評価,pdf稲森奨, 古田潤, 小林和淑回路とシステムワークショップ, pp. 72-74, 2016/05, 北九州
プロセスコーナーモデルとBTIばらつきを考慮したタイミング解析手法 ,pdf籔内美智太郎, 小林和淑DAシンポジウム, pp. 175-180, 2015/08, 加賀市
65nmバルクおよびSOTBプロセスでのアンテナ比による製造時劣化の測定と評価 ,pdf岸田亮, 小林和淑DAシンポジウム, pp. 101-106, 2015/08, 加賀市
回路シミュレーションを用いたランダムテレグラフノイズのパラメータ依存性の評価 ,pdf大島梓, Pieter Weckx, Ben Kaczer, 小林和淑, 松本高士DAシンポジウム, pp. 89-94, 2015/08, 加賀市
28 nm UTBB FD-SOIプロセスにおけるα線照射による低電圧動作時のFFのソフトエラー耐性評価 ,pdf一二三潤, 曽根崎詠二, 山口潤己, 古田潤, 小林和淑DAシンポジウム, pp. 47-52, 2015/08, 加賀市
65nmFD-SOIプロセスにおける非冗長化耐ソフトエラーフリップフロップのエラー耐性評価 ,pdf山口潤己, 古田潤, 小林和淑DAシンポジウム, pp. 53-58, 2015/08, 加賀市
PHITS-TCADシミュレーションによる完全空乏型SOIプロセスにおけるBOX層の厚さと基板バイアスによるソフトエラー耐性の評価 ,pdf張魁元, 神田翔平, 山口潤己, 古田潤, 小林和淑DAシンポジウム, pp. 35-40, 2015/08, 加賀市
28 nm UTBB FD-SOIプロセスにおけるデバイスシミュレーションによるのソフトエラー耐性の評価 ,pdf梅原成宏, 張魁元, 一二三潤, 古田潤, 小林和淑DAシンポジウム, pp. 41-46, 2015/08, 加賀市
65nm薄膜FD-SOIとバルクプロセスにおけるアンテナダイオード起因ソフトエラーの実測と評価,pdf曽根崎詠二, 古田潤, 小林和淑DAシンポジウム, pp. 59-64, 2015/08, 加賀市
28nm UTBB FD-SOIプロセスにおける冗長化によらない耐ソフトエラーフリップフロップ構造の検討,pdf神田翔平, 古田潤, 小林和淑DAシンポジウム, pp. 197-201, 2014/08, 下呂
65nmデバイスモデルを用いたセル間距離によるMCU率の定量化的な評価,pdf張魁元, 古田潤, 小林和淑DAシンポジウム, pp. 185-190, 2014/08, 下呂
低電力向け65nmプロセスにおける回路およびレイアウト構造の相違によるソフトエラー耐性の評価,pdf山口潤己, 張魁元, 古田潤, 小林和淑DAシンポジウム, pp. 191-196, 2014/08, 下呂
発振周波数変動によりアンテナダメージと BTI の関係を調べる回路[URL]大島梓IEEE SSCS Japan Chapter VDEC Design Award, 2014/08, 下呂
28nm UTBB FD-SOI プロセスによる放射線起因 SEU, MCU 率測定回路[URL]神田翔平IEEE SSCS Japan Chapter VDEC Design Award, 2014/08, 下呂
リング型発振器の経年劣化と特性ばらつきの相関の評価,pdf籔内美智太郎, 岸田亮, 大島梓, 小林和淑DAシンポジウム, pp. 49-54, 2014/08, 下呂
リングオシレータの発振周波数測定から求めたアンテナダメージによる初期および経年劣化評価,pdf岸田亮, 大島梓, 籔内美智太郎, 小林和淑DAシンポジウム, pp. 43-48, 2014/08, 下呂
ソフトエラー耐性を高めるスタンダードセルレイアウト構造の検討,pdf張魁元, 小林和淑DAシンポジウム, pp. 115-120, 2013/08, 下呂
Verilog-Aを用いた経年劣化現象の過渡解析用トランジスタレベルモデル,pdf岸田亮, 小林和淑DAシンポジウム, pp. 67-72, 2013/08, 下呂
Trap and De-trapモデルを用いたNBTIとPBTIによる遅延劣化のDF依存性の解析,pdf籔内美智太郎, 小林和淑DAシンポジウム, pp. 145-150, 2012/08, 下呂市
NBTI・RTNが論理回路およびSRAMの信頼性に与える影響について,pdf松本高士, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 151-156, 2012/08, 下呂市
FPGA配線構造におけるRTNモデルを用いたNBTI遅延解析手法の検討,pdf籔内美智太郎, 小林和淑DAシンポジウム, pp. 189-194, 2011/09, 下呂
ランダム・テレグラフ・ノイズに起因したディジタル回路遅延ゆらぎについて,pdf松本高士, 伊東恭佑, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 87-92, 2011/08, 下呂
パッケージとの接続抵抗を考慮したチップ内電源ネットワークの構成手法,pdf西澤真一, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 45-50, 2011/08, 下呂
寄生バイポーラ効果を考慮したソフトエラーによる一過性パルスのモデル化と評価,pdf古田潤, 濱中力, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 81-86, 2011/08, 下呂
スタンダードセルベースASICにおける多重化フリップフロップのソフトエラー耐性の評価,pdf増田政基, 岡田翔伍, 山本亮輔, 古田潤, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 170-175, 2011/08, 淡路市
FPGAにおけるばらつきを考慮したNBTIによる動作マージンの見積り,pdf籔内美智太郎, 小林和淑DAシンポジウム, pp. 135-140, 2010/09, 豊橋
組み合わせ回路におけるランダム・テレグラフ・ノイズの 影響の評価,pdf伊東恭佑, 松本高士, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 99-104, 2010/09, 豊橋
バッファチェインにおけるパルス幅縮小現象を利用したSETパルス幅測定回路,pdf古田潤, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 233-238, 2010/09, 豊橋
遅延モニタ回路によるプロセス変動量の推定,pdfマーフズイスラム, 土谷亮, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 127-132, 2009/08, 加賀
チップ内ばらつきが順序セルの動作特性に与える影響,pdf砂川洋輝, 土谷亮, 小林和淑, 小野寺秀俊DAシンポジウム, pp. 85-90, 2009/08, 加賀
高いSEU/SET耐性を持つ省面積・低遅延二重化フリップフロップ,pdf古田潤, 小林和淑, 小野寺秀俊回路とシステムワークショップ, pp. 456-461, 2009/04, 軽井沢

国内会議(査読なし)

タイトル著者会議/出版物名
リングオシレータによる製造時のプラズマダメージと経年劣化の測定評価[URL]岸田亮, 古田潤, 小林和淑システムとLSIのワークショップ, 2017/05, 東京
FDSOIにおける非多重化耐ソフトエラーFFの設計と評価[URL]山田晃大, 丸岡晴喜, 古田潤, 小林和淑システムとLSIのワークショップ, 2017/05, 東京
半導体における加速器によるシングルイベント耐性の実測評価,pdf小林和淑日本物理学会春季大会, 20aH12-8, 2017/03, 豊中市
SiC-MOSFET のMHz 動作に向けた RCDスナバ用ダイオードの適性検証,pdf山下夕貴, 古田潤, 小林和淑電気学会総合大会, pp. 4-009, 2017/03, 富山市
SiC-MOSFETのMHz動作に向けた配線インダクタンスの影響とRCDスナバ回路によるリンギング抑制効果の検証,pdf山下夕貴, 小林和淑電気学会電力技術/電力系統/半導体電力変換合同研究会, SPC-17-097, pp. 147-152, 2017/03, 久米島
耐放射線集積回路の重イオンビーム照射測定,pdf丸岡晴喜, 一二三潤, 古田潤, 小林和淑QST高崎シンポジウム, 1-08, pp. 29, 2017/01, 高崎市
40 nm SiONプロセスにおけるランダムテレグラフノイズ複合欠陥モデルを用いた回路解析手法,pdf[URL]籔内美智太郎, 大島梓, 駒脇拓弥, 小林和淑, 岸田亮, 古田潤, Pieter Weckx, Ben Kaczer, 松本高士, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2016-52 , pp. 49-54, 2016/11, 茨木市
TCADシミュレーションを用いたFDSOIプロセスの耐ソフトエラー回路構造の検討,pdf[URL]山田晃大, 丸岡晴喜, 梅原成宏, 古田潤, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2016-49, pp. 31-36, 2016/11, 茨木市
重イオン照射測定によるFDSOIにおけるFFのソフトエラー耐性の評価,pdf[URL]一二三潤, 梅原成宏, 丸岡晴喜, 古田潤, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2016-51 , pp. 43-48, 2016/11, 茨木市
PHITS-TCADシミュレーションによるFinFETとFDSOIのソフトエラー耐性の評価,pdf[URL]梅原成宏, 古田潤, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2016-50 , pp. 37-41, 2016/11, 茨木市
製造ばらつきがソフトエラー耐性に及ぼす影響の評価丸岡晴喜, 一二三潤, 神田翔平, 古田潤, 小林和淑システムとLSIのワークショップ, 2016/05, 東京
経年劣化を抑制するトランジスタサイズ最適化手法のプロセス依存性評価籔内美智太郎, 小林和淑システムとLSIのワークショップ, 2016/05, 東京
13.56MHzスイッチング動作に向けたSiC MOSFETとJFETの動特性の評価,pdf稲森奨, 古田潤, 小林和淑電気学会総合大会, 4-011, pp. 11, 2016/03, 仙台
65nmバルクとThin BOX FD-SOIプロセスにおける冗長化フリップフロップのソフトエラー耐性の実測と評価,pdf[URL]曽根崎詠二, 久保田勘人, 増田政基, 神田翔平, 古田潤, 小林和淑電子情報通信学会技術報告(集積回路設計), ICD2015-83, pp. 69-74, 2015/12, 京都
40nmプロセスリングオシレータにおける複合モード欠陥を用いたRTNのモデル化,pdf[URL]大島梓, Pieter Weckx, Ben Kaczer, 松本高士, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2015-63, pp. 1-6, 2015/12, 京都
プロセスばらつきとBTIの相関を考慮したタイミングマージン削減手法の検討[URL]籔内美智太郎, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2014-163, pp. 61-66, 2015/03, 那覇
高速スイッチングのためのSiCパワーMOSFETの静特性と動特性の評価,pdf周瑞, 古田潤, 小林和淑電気学会電力技術/電力系統/半導体電力変換合同研究会, PE-15-049, PSE-15-071, SPC-15-102, 2015/02, 宮古島
65 nmプロセスにおけるアンテナダメージによる経年劣化の測定と評価,pdf岸田亮, 大島梓, 小林和淑電子情報通信学会技術報告(集積回路設計), ICD2014-106, CPSY2014-118 , pp. 123-128, 2014/12, 東京
65nm薄膜BOX-SOIとバルクプロセスにおけるSETパルス幅の電圧依存性の評価,pdf曽根崎詠二, 張魁元, 古田潤, 小林和淑電子情報通信学会技術報告(VLSI設計技術), vol.VLD2014-84, pp. 93-97, 2014/11, 別府
28nm FDSOIプロセスにおけるFFのソフトエラー耐性評価,pdf神田翔平, 古田潤, 小林和淑電子情報通信学会エレクトロニクスソサイエティ大会, C-12-5, pp. 57, 2014/09, 徳島
回路構造によるフリップフロップのソフトエラー耐性評価,pdf山口潤己, 古田潤, 小林和淑電子情報通信学会エレクトロニクスソサイエティ大会, C-12-4, pp. 56, 2014/09, 徳島
特性ばらつきを考慮したBTI劣化に対するマージン設計手法,pdf籔内美智太郎, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-7, pp. 51, 2014/09, 徳島
アンテナ形状の違いによる初期周波数劣化の評価,pdf岸田亮, 大島梓, 籔内美智太郎, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-9, pp. 53, 2014/09, 徳島
アンテナダメージによる初期発振周波数劣化測定から求めたしきい値電圧変動の評価,pdf大島梓, 岸田亮, 籔内美智太郎, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-8, pp. 52, 2014/09
28nm FDSOIにおけるSETパルス幅の電圧依存性の評価,pdf曽根崎詠二, 張魁元, 古田潤, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-11, pp. 55, 2014/09, 徳島
核反応計算コードPHITSを用いたソフトエラー耐性の評価,pdf張魁元, 古田潤, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-10, pp. 54, 2014/09, 徳島
65nmSOTBプロセスで試作したリングオシレータを用いたアンテナダメージによる初期発振周波数劣化の測定と評価,pdf[URL]大島梓, 岸田亮, 籔内美智太郎, 小林和淑電子情報通信学会技術報告(集積回路設計), ICD2014-48, pp. 93-98, 2014/08, 札幌市
A Perpetuum Mobile 32bit CPU with 13.4pJ/cycle, 0.14μA Sleep Current using Reverse-Body-Bias Assisted 65nm SOTB CMOS Technology[URL]石橋孝一郎, 杉井信之, 宇佐美公良, 天野英晴, 小林和淑, Pham Cong-Kha, 槇山秀樹, 山本芳樹, 篠原, 岩松, 山口, Hidekazu Oda, Takumi Hasegawa, 岡西, 柳田, 蒲原史朗, 門島, 前川, 山下, Duc-Hung Le, Takumu Yomogita, 工藤, Kuniaki Kitamori, 近藤秀弥, 万沢勇貴電子情報通信学会技術報告(集積回路設計), ICD2014-31, pp. 1-4, 2014/08, 札幌市
寄生バイポーラ効果を考慮した多ビットソフトエラーの評価,pdf古田潤, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2013-157 , pp. 125-130, 2014/03, 那覇
非均質なリングオシレータを用いたランダムテレグラフノイズの特性解析,pdf西村彰平, 松本高士, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2013-134, pp. 1-6, 2014/03, 那覇
CMOSトランジスタのランダム・テレグラフ・ノイズが組合せ回路遅延に及ぼす影響,pdf松本高士, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2013-135, pp. 7-12, 2014/03, 那覇
ソフトエラー耐性を高めるレイアウト構造の検討,pdf張魁元, 小林和淑STARCシンポジウム, pp. 64, 2014/01, 横浜市
FPGAにおける特性ばらつきとBTI劣化の測定結果に基づく性能予測,pdf籔内美智太郎, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2013-129, pp. 161-166, 2014/01, 横浜市
[招待講演]集積回路の信頼性 〜 ソフトエラーとは 〜,pdf[URL]小林和淑電子情報通信学会技術報告(集積回路設計), ICD2013-134, pp. 81, 2014/01, 京都
バルクとSOTBにおけるアンテナダメージによるリングオシレータの 発振周波数ばらつきの評価,pdf岸田亮, 籔内美智太郎, 大島梓, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2013-84, pp. 159-164, 2013/11, 鹿児島
FDSOIソフトエラー耐性の回路シミュレーションによる評価,pdf神田翔平, 小林和淑電子情報通信学会エレクトロニクスソサイエティ大会, C-12-38, pp. 98, 2013/09, 福岡市
ランダム・テレグラフ・ノイズがCMOS組合せ回路の遅延ゆらぎに及ぼす影響,pdf[URL]松本高士, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, C-12-54, pp. 125, 2013/03, 岐阜市
レジスタビット反転を用いた経年劣化に強靭な多重化回路,pdf[URL]岡田翔伍, 姚駿, 嶋田創, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2012-162, pp. 147-152, 2013/03, 那覇
65 nmプロセスにおける低消費電力冗長化FF(BCDMR-ACFF)の設計と評価,pdf[URL]増田政基, 久保田勘人, 山本亮輔, 古田潤, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2012-117 , pp. 109-113, 2012/12, 横浜
ランダム・テレグラフ・ノイズに起因した組合せ回路遅延ゆらぎに対する基板バイアスの影響,pdf松本高士, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2012-70, pp. 63-68, 2012/11, 福岡
低電力かつ省面積な耐ソフトエラー多重化フリップフロップ 〜 DICE ACFF 〜,pdf久保田勘人, 増田政基, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2012-71, pp. 69-74, 2012/11, 福岡
商用FPGAのばらつきとBTIによる経年劣化,pdf石井翔平, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2012-72, pp. 75-80, 2012/11, 福岡
ソフトエラーによる多ビットエラーのラッチ間距離依存性の評価,pdf古田潤, 小林和淑, 小野寺秀俊電子情報通信学会基礎・境界ソサイエティ大会, A-3-7, pp. 54, 2012/09, 富山市
劣化測定と回復測定を高速に切り替え可能なNBTI測定回路の特性評価,pdf三木淳司, 松本高士, 小林和淑, 小野寺秀俊電子情報通信学会エレクトロニクスソサイエティ大会, C-12-44, pp. 117, 2012/09, 富山市
BOX層の厚さによるSOIのソフトエラー耐性,pdf張魁元, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-8, pp. 55, 2012/09, 富山市
劣化回復測定を高速に切り替え可能なNBTI評価回路,pdf三木淳司, 松本高士, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, C-12-24, 2012/03, 岡山市
重イオンビームを用いた冗長化フリップフロップのソフトエラー耐性評価,pdf村上賢秀, 山本亮輔, 小林和淑電子情報通信学会総合大会, C-12-14, 2012/03, 岡山市
MCUに強靭な耐ソフトエラーフリップフロップ,pdf[URL]山本亮輔, 濱中力, 古田潤, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2011-129, pp. 131-136, 2011/12, 大阪市
NBTI回復現象を利用したマルチコアLSIの自己特性補償法,pdf松本高士, 牧野紘明, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2011-92, pp. 59-63, 2011/11, 宮崎
90nmプロセス商用FPGAにマッピングしたリングオシレータの発振周波数の劣化評価,pdf石井翔平, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2011-55, pp. 19-24, 2011/11, 宮崎
冗長/非冗長化FFによる耐ソフトエラー多重化プロセッサの性能評価,pdf岡田翔伍, 増田政基, 姚駿, 嶋田創, 小林和淑電子情報通信学会技術報告(VLSI設計技術), VLD2011-59, pp. 43-48, 2011/11, 宮崎
冗長/非冗長化FFによる多重化プロセッサのソフトエラー耐性評価,pdf岡田翔伍, 増田政基, 姚駿, 嶋田創, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-12, 2011/09, 札幌
RTNモデルを用いたNBTI劣化解析手法の検討,pdf籔内美智太郎, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-9, 2011/09, 札幌
65nmプロセスによる耐ソフトエラーFFの性能比較評価,pdf久保田勘人, 小林和淑電子情報通信学会エレクトロニクスソサイエティ大会, C-12-22, 2011/09, 札幌
ディジタル回路遅延の経年劣化とそのモデル化について,pdf松本高士, 小林和淑, 小野寺秀俊電子情報通信学会エレクトロニクスソサイエティ大会, C-12-20, 2011/09, 札幌
チェインにおけるパルス幅縮小を利用したSETパルス幅測定回路,pdf古田潤, 小林和淑, 小野寺秀俊電子情報通信学会エレクトロニクスソサイエティ大会, C-12-21, 2011/09
トランジスタレベルでの経年劣化補償技術におけるNBTI回復特性の利用について,pdf松本高士, 牧野紘明, 小林和淑, 小野寺秀俊システムとLSIのワークショップ, pp. 254-256, 2011/05, 北九州市
耐ソフトエラー二重化フリップフロップのばらつき測定,pdf濱中力, 山本亮輔, 小林和淑電子情報通信学会総合大会, A-3-4, 2011/03, 東京
測定時の劣化の影響を除去した高速NBTI回復特性センサーの検討,pdf[URL]松本高士, 牧野紘明, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2010-104, pp. 55-58, 2010/12, 東京都
ソフトエラー耐性の高い二重化フリップフロップ,pdf小林和淑電子情報通信学会基礎・境界ソサイエティ大会, AT-1-4, 2010/09, 堺
ばらつき測定のための簡易構造TEG,pdf濱中力, 小林和淑電子情報通信学会基礎・境界ソサイエティ大会, A-3-5, 2010/09, 堺
C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF,pdf古田潤, 濱中力, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(集積回路設計), ICD2010-61, pp. 121-124, 2010/08, 札幌
Subthreshold Leak電流によるNBTI劣化・回復の測定,pdf牧野紘明, 松本高士, 小林和淑, 小野寺秀俊電子情報通信学会総合大会, C-12-68, 2010/03, 仙台
プログラム・カウンタを利用した命令語へのパリティ付加嶋田創, 姚駿, 小林和淑電子情報通信学会総合大会, D-10-6, 2010/03, 仙台
基板バイポーラ効果によるSEUとMCUの発生機構の検討,pdf濱中力, 古田潤, 牧野紘明, 小林和淑, 小野寺秀俊電子情報通信学会技術報告(VLSI設計技術), VLD2009-103, pp. 25-30, 2010/03, 那覇
NBTI周波数依存性測定回路の検討,pdf牧野紘明, 小林和淑, 小野寺秀俊電子情報通信学会エレクトロニクスソサイエティ大会, C-12-30, pp. 94, 2009/09, 新潟